Percobaan 1 Kondisi 12

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar rangkaian Simulasi

3. Video Simulasi

4. Prinsip Kerja Rangkaian

5. Link Download

 

1. Kondisi [kembali]

Buatlah rangkaian J-K flip-flop dan D Flip Flop seperti pada gambambar pada percobaan dengan ketentuan input B0=1, B1=0, B2=0, B3=Clock, B4=0 B5=0, B6=Clock

2. Gambar Rangkaian Simulasi [kembali]

  

  Percobaan 1 Kondisi 12

  Output

3. Video Simulasi [kembali]

4. Prinsip Kerja Rangkaian [kembali]

   Pada percobaan 1 kondisi 12 ada 2 buah flip-flop yang berbeda, yaitu J-K flip flop dan D flipflop.

Pertama tama kita ke JK flip flop, pada JK flipflop disini terlebih dahulu kita lihat berapa inputan pada kaki S dan R, jika pada salah satu inputan tersebut ada yang bernilai 1 maka ini merupakan rangkaian Asinkronous dimana untuk inputan J dan K diabaikan dan kita hanya berpatokan pada S dan R saja.

Selanjutnya dapat kita lihat pada rangkaian bahwa di dekat inputan kaki R dan S merupakan Aktif Low, maka jika inputan nya berlogika 1 atau aktif high maka inputnya mati atau berlogika 0, jadi pada kaki RS sama sama bernilai 1 maka R dan S dapat diabaikan. Selanjutnya baru kita lihat ke inputan J-K. Disini inputan J berlogika 0 dan K berlogika 0 pada inputan JK merupakan aktif High,berarti aktif pada logika 1., untuk Clock aktif low, maka sinyak akan berganti naik dan turunya pada keadaan fall time atau dari keaadaan 1 menuju 0.Selanjutnya untuk tabel kebenaran karena J=0, K=0 maka output tidak akan berubah. sesuai dengan output sebelumnya.

Kedua pada D Flip Flop, D flipflop sendiri inputan yang awalnya dua digabung menjadi 1 dimana pada kaki bawahnya diberi gerbang not sehingga selalu berkebalikan dengan inputan sebelum kita masuk ke inputan D maka kita harus melihat inputan SR, apakah salah satunya memiliki inputan. Disini inputannya tidak Ada dikarenakan sinyal awalnya berlogika 1, sedangkan rangkaianan tersebut aktif low. maka S dan R tidak akti fawalnya. jadi di sini clocknya merupakan aktif high sehingga output akan berpindah ketika kondisi rise time yaitu ketika perpindahan 0 ke 1. Disini inputan D di kondisi adalah 0 maka inputan D tidak aktif atau bernila 0 sehingga pada tabel logika akan menghasilkan output 0 dan Q bar 1,sesuai dengan tabel kebenaran.

    

5. Link Download [kembali]

Rangkaian Simulasi Proteus :  Klik Disini...

File HTML : Klik Disini...

Video Rangkaian : Klik Disini...

Data sheet J-K Flip-Flop 74LS112 : Klik Disini...

Data sheet D Flip-Flop 7474 : Klik Disini...

Data sheet SWITCH : Klik Disini...