MODUL 3
Percobaan 1 Kondisi 5
Modul 3 Percobaan 1 Kondisi 5
Buatlah rangkaian seperti gambar percobaan 1 dengan menggunakan RS flip flop dan output 8 bitw
2. Gambar Rangkaian Simulasi [kembali]
Sebelum disimulasikan
Sesudah disimulasikan
Pada percobaan satu kondisi 15 kita memiliki 8 buah flip flop.Pada flip flop ini memiliki 8 buah output berupa 8 buah logic prob.Pada.Percobaan kali ini kita memakai.Inputan berupa.Power yang dihubungkan ke 2 buah switch di mana switch pertama dihubungkan ke kaki S dan yang switch kedua dihubungkan ke kaki R .
Rangkaian ini merupakan asyncronours conter di mana asyncronous conter sendiri merupakan rangkaian counter yang memakai outputan fliflop sebagai inputan clock pada flifflop selanjutnya dan hasil keluaran nya berupa Q yang dihubungkan lagi ke clock berikutnya. Selanjutnya pada percobaan kondisi 5 ini kita di perintahkan memakai RS flipflop jadi untuk kaki JK nya kita putus.
Pada rangkaian dapat kita lihat bahwa untuk pemakaian tabel kebenarannya kita dapat menggunakan RS flip flop. Jadi saat inputan switch 1 dan switch 2 nya bernilai satu maka RS tidak aktif. Jadi untuk outputnya bergantung kepada block. Dapat kita lihat output dari Flip flop pertama berganti ganti dari satu menjadi nol nol jadi satu dan seterusnya. Dan outputan itulah yang digunakan sebagai inputan pada flip flop selanjutnya. Di sini dapat kita lihat bahwa terjadi perubahan secara signifikan, yang awalnya nol nol semua menjadi 0 0 0 0 0 0 0 1 ini menyatakan bahwa time counter pada rangkaian ini bekerja, kenapa untuk outputan yang sebelah kiri dijadikan sebelah kanan dikarenakan ada yang namanya MSB dan LSB, LSB diletakkan sebelah kiri, MSB sebelah kanan. Jadi itu adalah cara pembacaan dari conter itu sendiri. Kita membacanya dari sebelah kiri ke sebelah kanan.
Di sini kalau kondisi swiss nya bernilai satu dan satu, maka akan rangkaian ini akan menghitung, menghitung berdasarkan urutan bit dari nol sampai seterusnya.
Sedangkan kalau seandainya swict 1 bernilai 0 dan switch 2 bernilai satu. Maka di sini akan terjadi kondisi set dimana input setnya aktif dan input reset nya mati, menghasilkan output bernilai 1 semua.
Selanjutnya kalau kondisinya satu dan nol maka dia akan berubah menjadi nol semua dikarenakan ini merupakan kondisi riset di mana nya Reset aktif dan setnya mati sehingga nol semua.
Selanjutnya jika keadaannya nol dan nol maka RS itu aktif.Maka akan akan menjadi satu satu semua dikarenakan hal ini merupakan kondisi yang terlarang di mana di rs flip flop dilarang menggunakan satu satu dikarenakan outputannya akan menjadi ambigu.
5. Link Download [kembali]
- Rangkaian Simulasi Proteus : Klik Disini...
- File HTML : Klik Disini...Video Rangkaian : Klik Disini...
- Data sheet J-K Flip-Flop 74LS112 : Klik Disini...
- Data sheet SWITCH : Klik Disini...
Tidak ada komentar:
Posting Komentar